AI 모델의 규모가 커지면서 인프라 경쟁의 기준도 개별 가속기의 성능에서 수백·수천 개의 가속기를 얼마나 빠르고 안정적으로 연결하느냐로 이동하고 있다. 현재 랙 내부에서는 NVLink와 같은 고속 인터커넥트가 가속기를 연결하지만, 랙과 랙 사이는 주로 이더넷이나 인피니밴드 기반 네트워크가 담당한다. 연결 과정에서 지연 편차가 커지면 가장 늦게 응답하는 장치가 전체 학습과 추론 속도를 떨어뜨릴 수 있다. 팹리스 반도체 기업 파네시아와 글로벌 기술기업 메타가 CXL을 기반으로 데이터센터를 하나의 칩처럼 동작시키는 차세대 AI 데이터센터 구조를 제시했다.
파네시아는 메타와 공동 집필한 리뷰 논문 ‘One-Chip-Like Datacenter Design Enabled by CXL-Based Scale-Up Fabrics’가 네이처 리뷰 일렉트리컬 엔지니어링(Nature Reviews Electrical Engineering)에 게재됐다고 전했다. 논문은 2026년 8월 10일 발행된 학술지 3권 564~578쪽에 실렸다.
네이처에 공개된 논문 초록은 대규모 AI 워크로드가 개별 장치를 소프트웨어로 조율하는 네트워크 기반 분산 시스템의 구조적 한계를 드러내고 있다고 진단했다. 연구진은 CXL 기반 패브릭을 활용해 칩 내부의 실행 규칙과 예측 가능한 통신 구조를 물리적으로 분리된 데이터센터 자원까지 확장하는 접근법을 제안했다.
파네시아 정명수 대표이사 (사진 제공: 파네시아)
랙 내부의 실행 규칙을 데이터센터 규모로 확장
CXL(Compute Express Link)은 CPU와 가속기, 메모리 사이에서 데이터를 공유하고 캐시 일관성을 유지하도록 지원하는 개방형 인터커넥트 표준이다. 파네시아와 메타는 CXL을 기반으로 공유 주소 공간과 하드웨어 중심의 일관성 관리 범위를 랙 외부까지 확장했다.
연구진은 연결 과정에서 발생하는 지연 편차를 줄이기 위해 하이 팬아웃 논블로킹 스위치, 링크 가속 유닛(LAU), 패브릭 컨트롤러 등 3종의 전용 하드웨어를 제시했다. 자원은 칩 내부의 타일 구조와 유사하게 트레이, 포드, 패브릭으로 계층화해 장치의 위치와 관계없이 통신 경로와 지연시간을 일정하게 유지하도록 설계했다.
논문이 제시한 참조 조건에서는 CPU 1개가 직접 관리하는 가속기 수가 기존 2개에서 16개로 8배 증가한다. 하나의 캐시 일관성 도메인에 연결되는 가속기는 최대 약 960개로, 엔비디아 GB200 NVL72의 72-GPU 랙 구성과 비교하면 약 13배 규모다.
랙 외부의 데이터 접근 지연은 기존 마이크로초 단위에서 수백 나노초 단위로 최대 10분의 1까지 줄일 수 있다는 분석도 제시됐다. 장애 발생 시 교체 범위를 서버 전체에서 문제가 발생한 개별 장치로 줄여 정상 자원의 교체와 서비스 중단을 최소화할 수 있다는 설명이다.
다만 CPU 1개당 가속기 수, 전체 연결 도메인 규모, 지연시간 개선치는 논문이 설정한 참조 구성과 제안 구조를 비교한 설계상 분석 결과다. 실제 상용 데이터센터 전체에서 측정한 운영 실적과는 구분할 필요가 있다.
전기 신호의 물리적인 도달 거리도 남은 과제다. 연구진은 전기 연결만으로 데이터센터 전체를 묶기 어려운 한계를 해결하기 위해 CXL 신호를 광통신으로 전달하는 ‘CXL-over-Optics’를 향후 확장 방향으로 제시했다.
파네시아는 논문에서 제안한 구조에 필요한 핵심 부품을 실제 실리콘으로 구현하고 검증했다고 설명했다. 패브릭 컨트롤러와 링크 가속 유닛은 실리콘 검증을 마쳤으며, CXL 패브릭 스위치는 실물 칩 제작과 사전 배포를 진행하고 있다. CXL-over-Optics 역시 개념검증을 완료했다는 것이 회사 측 설명이다.
정명수 파네시아 대표는 “AI가 거대해질수록 개별 가속기의 성능만큼 수많은 가속기와 메모리를 얼마나 빠르고 효율적으로 연결하느냐가 중요하다”며 “이번 연구는 CXL을 기반으로 데이터센터 전체를 하나의 컴퓨팅 시스템처럼 동작시키는 차세대 AI 인프라의 방향을 제시했다는 데 의미가 있다”고 말했다.
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